Verilog-HDL デジタル論理回路設計（基礎編）
概要・受講対象
シミュレータを使用した例題を中心にVerilog-HDLの基本的な文法を学び、組合わせ回路および順序回路の基本的な記述ノウハウを習得します。
Verilog-HDLを使った機能モジュールの設計ができ、論理合成によって得られる回路図との整合が取れるレベルを2日間で目指します。
Verilog-HDLを使ったデジタル回路設計の基本を身につけたい方、組合わせ回路や順序回路などのデジタル回路の基本を理解されている方、
『デジタル論理回路の基礎』を受講済みか同等レベルの方が対象です。
Verilogシミュレータ（ModelSim-Altera）とFPGAシミュレータ（QuartusⅡ WebEdition）をインストールしたPCとFPGA開発ボード（Altera DE-1）を使って演習をします。これら演習環境は会場に準備しております。
プログラム
※一部変更になる場合がございます
| タイトル | 内容 |
| １章 基本的な回路記述 | １．HDL記述の基本構成
２．簡単な組合せ回路
３．簡単なシミュレーション
４．組合せ回路記述方法の選択
５．インスタンス化
６．組合せ回路設計例 |
| ２章 順序回路 | １．順序回路とは
２．フリップフロップ、レジスタの記述
３．カウンタ回路 |
開催概要
| 講 師 | 福岡大学 工学部 電子情報工学科 助教 橋本 浩二 氏 |
| 開催日 | 令和6年10月31日(木)～11月1日(金) 9:00～17:00 |
| 開催形態 | 対面のみ |
| 会 場 | 福岡市早良区百道浜3-8-33 福岡システムLSI総合開発センター 2階 講義室 |
| 受講料等 | 税込 44,000円 ・申込みには、「ふくおかIST e-learning」 への会員登録が必要です。
・お支払い後、当日の参加有無にかかわらず返金はいたしません。
・福岡県内中小企業の方には、受講料に対する補助制度があります。
・テキストの無断転載・複製等は禁止しています。 ・特段の事情が発生した場合、やむを得ず中止又は延期する場合がございます。 ・演習に使用するPC、教材は会場に準備しております。 |
| 定 員 | 対面 15名 |
| 申込み | 令和6年10月28日(月)17:00までに、下記（講座・セミナー等 申込）ボタンより「Verilog-HDL デジタル論理回路設計（基礎編）」を選択してお申込みください。 |